SDI RX の入力はスクランブルドNRZになっている。なぜか、某社の実装がパラレル。いやパラレルでいいのだけど。NRZ なのでシリパラするときにデコードした方がいい気がするぞ。

SDI の規格の xyz を VHDL で書いてみた。f は P なら常に０になる(I なら交互に 0/1)。 st2018-2-2011.pdf という資料がわかりやすかった。 function create_xyz(f: std_logic; v: std_logic; h: std_logic) return std_logic_vector is variable xyz: std_…

AR# 63564 - 2014.x Vivado IP Flows - In non-project mode my VHDL IP core is being generated as a Verilog IP, why?xpr には Option で TargetLang が VHDL (あるいは Verilog) と書かれている。tcl で制御するには set_property を使う set_property t…

xsdb% source lpg.tcl PL AXI slave ports access is not allowed xsdb% mrd 0x43d00000 PL AXI slave ports access is not allowed xsdb% mrd 0x43e00000 43E00000: 00000000 vivado 側でちゃんとアドレス設定しないとアクセス時にガードがかかります。

Python で高位合成ができるツールを作ってみました。 Introduction of PolyPhony 「もうHDLで複雑な状態マシンを書く必要はありません。」は言い過ぎだと思います。

書評を書き始めた。目標は100冊といいたいけど、まずは10冊。 僕の智となり肉となった

xsdb をつかって eclipse で main で止めて、xsdb の mrd/mwr を使っていたのだが、どうも、キャッシュをみているらしい（ほんとかどうかは不明）。main まで走っているのがまずいのかも。vdma で転送した値がなんかのタイミングで見れたり見れなくなったり…

できれば Vivado の Constrants Wizard を使ってチェックした方がよい。癖のある Wizard だけど、ちゃんとチャックしてくれる。Altera にはもともとあって(たぶん）ここは相当進んでる気がした（つかったことない。ウェブで見ただけ）自分で書いたら、名称に…

これを機会に xmd から xsdb に変更した。tcl が使える。あと、hw_server で順序を整理してくれるので、ダウンロード中に mrd しても大丈夫。逆に、xsdb でメモリをファイルに落とすなんて分単位でかかることをすると、vivado 側でなにもできなくなる。まぁ…

GTX のクロック。Zynq では 4つの GTX がひとつのかたまりになって、PLL が個々についている。加えて qpll なるものが１個ありこれ全部の GTX に供給される。 1.485MHz と 1.485MHz/1.001 の２つを供給して、TX では切り替えられるようにする。RX は qpll を…

AR# 61656 - 2014.2 - Vivado_DRC : (REQP-52) - 「GTXE2_CHANNEL cell gtxe_xx: Use of the GTGREFCLK is reserved for test purposes only. This has the lowest performance of the available clocking methods and can degrade transceiver performance.…

PJTAG through EMIO gives critical warning - Community ForumsPJTAG を EMIO にだすとき、 vivado が間違ったコードを吐き出すみたい。 ##################################################​########################## # PJTAG constraints # ##########…

2014.4 までは set_param project.boardPartRepoPaths で2015.1 以降は set_param board.repoPaths なめてんのか orz