2015-10-27から1日間の記事一覧
AR# 63564 - 2014.x Vivado IP Flows - In non-project mode my VHDL IP core is being generated as a Verilog IP, why?xpr には Option で TargetLang が VHDL (あるいは Verilog) と書かれている。tcl で制御するには set_property を使う set_property t…
AR# 63564 - 2014.x Vivado IP Flows - In non-project mode my VHDL IP core is being generated as a Verilog IP, why?xpr には Option で TargetLang が VHDL (あるいは Verilog) と書かれている。tcl で制御するには set_property を使う set_property t…