新千葉 ガーベージ・コレクション

FPGA マガジンやインターフェースで書けなかったこと等をちょぼちょぼ書いてます。@ryos36

axi_rlast のタイミングを arvalid より先立てて長くしてしまって動かなくなるケースがある。

1clock 遅れで
再確認した動くソースをコメントアウトして元のつくりに直しても
うまく動くことを確認した。

--            if ( axi_araddr( 5 downto 2 ) = "0001" ) then
--                -- read fifo
--                if ( fifo_can_read = '1' ) then
--                    axi_rlast <= '1';
--                end if;
--            else
                axi_rlast <= '1';
--            end if;
|txt|<

2clock 遅れだと動かない。