タイミングについての覚書

タイミングでエラー。配置配線(Implemantation) でも 37 分近くかかっている。開始時間が 1:42 AM というのが泣けてくる。 どこがエラーか？

clk_pl_1 と clk_pl_2 の間で起こっていることが分かった。このシステムは clk_pl_1 に AXI ライトでコントロール系、clk_pl_2 は画像処理で使っていて、基本的に AXI ライトで頻繁にパラメタを変えることはない。なので、 clk_pl_1 と clk_pl_2 はほぼ排他的。もし画像処理中にコントロールしたいなら、ソフトで画像処理をいったん止めてコントロールするなどの処理をするシステム。あるいは IP コアの方で vsync のタイミングで反映するように気を使ってある。 しかし、ツールはそんなシステム設計やや IP コアの気遣いは知らないのでがんばって帳尻あわせようとする。無理がある。

橙色のところが unsafe。ということで明示的に clock の group 分けをする。

これで再合成すると、タイミングエラー消えて、合成時間も短くなる（はず）。