vivado の target_lang

AR# 63564 - 2014.x Vivado IP Flows - In non-project mode my VHDL IP core is being generated as a Verilog IP, why?

xpr には Option で TargetLang が VHDL (あるいは Verilog) と書かれている。tcl で制御するには set_property を使う

set_property target_language VHDL [current_project]

create_project では設定できない。
デフォルトが Verilog なので VHDL をラッパーで使いたいときはこの記述が必要。