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タイミングのチェック

できれば Vivado の Constrants Wizard を使ってチェックした方がよい。癖のある Wizard だけど、ちゃんとチャックしてくれる。Altera にはもともとあって(たぶん)ここは相当進んでる気がした(つかったことない。ウェブで見ただけ)

自分で書いたら、名称に間違いがあってうまく制約になってくれていなかった。エラーにならなかったので見過ごした。

create_clock -period 6.666 -name clk_sdi_tx_0 [get_pins design_1_i/omni_7series_gtx_0/inst/u_x7gtx_channel_wrapper_0/u_x7gtx_channel_0/gt0_x7gtx_wrapper_i/gtxe2_i/TXOUTCLK]
create_clock -period 6.666 -name clk_sdi_rx_1 [get_pins design_1_i/omni_7series_gtx_0/inst/u_x7gtx_channel_wrapper_1/u_x7gtx_channel_0/gt0_x7gtx_wrapper_i/gtxe2_i/RXOUTCLK]

Constrants Wizard をしたら create_clock したはずのがのこっていたので、調べたら自分のTYPOに気が付いた。もー。

知りたい人は、とりあえずザイリンクスの日本語のビデオを見た方がよい。18分ほど。
Xilinx® トレーニング : Vivado タイミング制約ウィザードの使用 (日本語吹替)
かなり退屈だけど、見た方がよい。HD で全画面にしないと細かい文字まで見えないので注意。

あと、
デジタル回路設計

の中の情報がすごい。
タイミング解析がわかりやすい。
タイミング解析の基本概念

このページは Altera も Xilinx も両方載っていてその差も書いてあったりして何かと有用。