でもって結果

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity HALF_ADDR is
port (
A : IN STD_LOGIC ;
B : IN STD_LOGIC ;
S : OUT STD_LOGIC ;
CO : OUT STD_LOGIC
);
end entity HALF_ADDR ;
architecture DATAFLOW of HALF_ADDR is
signal C : STD_LOGIC;
signal D : STD_LOGIC;
begin
C <= (A OR B);
D <= (A NAND B);
CO <= (NOT D);
S <= (C AND D);
end architecture DATAFLOW of HALF_ADDR;

なんか最後の1行が違っている、、、ここを手で修正して(いいのかそれで、、、)、、、 ghdl で通ることを確認。